盡管 JEDEC 計劃放寬 HBM 高度限制，將 HBM4 的上限從 775 微米上調至約 900 微米，行業仍在持續尋求突破傳統 HBM 架構的結構瓶頸。據《ET News》報道，三星電子未來技術研究項目下一項基于垂直芯片（Vertical Die） 的先進封裝研發已取得實質性進展。值得關注的是，該方案據稱可將I/O 密度提升最高 10 倍、帶寬提升約 4 倍。報道稱，該項目由韓國科學技術院（KAIST）權志旼教授擔任首席研究員，已取得重要學術里程碑：一篇關于 Vertical Die 架構的論文已被
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三星 垂直芯片 Vertical Die HBM I/O 帶寬
AI算力競賽持續升級，高帶寬記憶體（HBM）正式邁入新一輪技術分水嶺。 隨AMD與三星半導體宣布擴大策略合作，鎖定HBM4與下一代AI存儲器解決方案開發，市場關注焦點已不再局限于DRAM堆疊本身，而是轉向「Base Die（邏輯基底芯片）」設計能力。 創意近期完成HMB4 PHY及控制IC之測試片（Testchips），可對標「首家內存廠HBM4樣品」; 半導體業界推測，隨著Base Die往先進制程推進，內存大廠將越發依賴ASIC業者奧援。AMD與三星合作，核心在于下一代Instinct MI455X
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HBM4 Base Die
加利福尼亞州坎貝爾—2025 年 6 月 17 日—在人工智能計算需求重塑市場格局之際，致力于加速系統級芯片 (SoC) 開發的領先系統 IP 提供商 Arteris 公司（納斯達克股票代碼：AIP）今天宣布擴展其 Multi-Die 解決方案，為基于芯粒的快速創新提供基礎性技術支撐。?Arteris 總裁兼首席執行官 K. Charles Janac 表示：“在芯粒時代，傳統單片式芯片設計已越來越難以滿足日益增長的計算需求。Arteris正通過基于行業標準、經過硅驗證的自動化解決方案，引領行業
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Arteris Multi-Die
英特爾 Arrow Lake 架構的模具照片已經發布，展示了英特爾注入小芯片（tile）的設計的所有榮耀。X 上的 Andreas Schiling 分享了幾張 Arrow Lake 的近距離圖片，揭示了 Arrow Lake 各個圖塊的布局和計算圖塊內內核的布局。第一張照片展示了英特爾臺式機酷睿 Ultra 200S 系列 CPU 的完整芯片，計算圖塊位于左上角，IO 圖塊位于底部，SoC 圖塊和 GPU 圖塊位于右側。左下角和右上角是兩個填充模具，旨在提供結構剛度。計算芯片在 TS
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Arrow Lake Die Shot Intel chiplet
三星公司今天宣布，該公司已經成功開發出了全球最薄的Multi-die堆疊封裝技術，將8顆閃存晶片(Die)層疊封裝在一顆芯片內，厚度僅為0.6mm，比目前常見的8層封裝技術厚度降低一半。三星的這項技術最初是為32GB閃存顆粒設計的，將8顆30nm工藝32Gb NAND閃存核心層疊封裝在一顆芯片內，每層晶片的實際厚度僅為15微米，最終封裝完成的芯片才實現了0.6mm的厚度。據稱這樣的超薄大容量閃存芯片可 以讓手機和移動設備設計者在存儲模塊上節省40%的空間和重量。
三星稱，這項層疊封裝新技術的關鍵
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三星 封裝 Multi-die
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